4bit相位量化DAC电路分析范文

《无线电通信技术杂志》2015年第二期

1相位量化系统架构

相位量化DAC系统结构如图3所示，包括高速并串转化器模块、译码电路模块、高速电流源开关模块、电流源模块和带隙基准源模块等5部分，它的量化精度为4bit，其工作过程如下：并串转化器将DRFM数字部分传输过来的32位格雷码数据转化为4位高速串行的格雷码，译码电路再将格雷码转换为8位温度码进而控制电流源开关的工作状态，从而控制电流源的输出。

2主要电路模块

相位量化DAC关键电路主要包括高速并串转化器模块、电流源模块和带隙基准源模块等3部分。

2.1高速并串转化器在DRFM芯片中，相位量化ADC与相位量化DAC的工作速率都为2GHz，而数字存储部分的工作速率为250MHz，所以相位量化ADC发送出的数据要经串并转换降低速率之后才能处理；而且为了降低存储容量，提高效率，降低数据翻转率，存储值采用格雷码编码方式。同样，相位量化DAC接收到的也为格雷码编码的数据，因此在相位量化DAC模块中，首先要进行并串转换恢复成原数据，再由译码器将格雷码转换成温度码，然后控制开关的闭合与断开。对于数字电路来说，其难点主要是如何保证电路在2GHz的频率下仍然能够正常工作。根据模块功能定义综合出的高速并串转化器电路图，然后手动完成数字电路设计。数字电路的最快工作频率已经达到了2GHz，器件的寄生参数对电路性能的影响会变严重，导致电路在高速情况下性能发生恶化，在此采用最小栅长的方式来减小寄生参数的影响，同时还要关注的问题有2个，一个是占空比的问题，包括数据的上升沿时间和下降沿时间是否一致、前后级数字电路的翻转电平是否一致等，另外一个是建立时间和保持时间问题，否则DAC电路会出现丢码或者误码的现象。对于第一个问题，可以通过调节PMOS器件与NMOS器件宽长比之间的关系来解决，一般来说PMOS器件的宽长比为NMOS器件的3倍左右，而对于第二个问题，要严格控制每个数字单元的延迟时间，确保时钟信号的上升沿在信号周期的前半个周期到来。

2.2电流源模块限制DAC性能主要有以下5方面的因素：有限的电流源输出阻抗、电流源的匹配、电路热噪声、毛刺和时钟馈通效应等。由于本芯片的量化位数为4bit，因此电路热噪声不是恶化性能的主要因素，数字信号的不一致可以通过严谨的版图设计和大驱动电路来解决，而时钟馈通效应也可以通过增加一个常通的开关来抑制，因此有限的电流源输出阻抗和电流源的匹配成为本芯片的设计难点。如上所述，寄生电容将会给电路引入一个极点，由于电流源的输出阻抗很大，即使寄生电容很小也会使极点很小。寄生电容由2部分组成：第一是MOS管本身的寄生电容，第二是版图中电流源到开关的寄生电容，后者是主要组成部分，因此在版图设计中减小寄生金属连线的寄生电容有利于提高输出阻抗的带宽，但提高程度有限，所以在电路设计阶段就应该寻找一种方法来解决输出阻抗在高频恶化的问题。一种可行的解决方式为在电流源或开关上串联一个共源共栅管，它不仅解决了高频输出阻抗恶化问题，同时也增加了低频输出阻抗，在低频处它将输出阻抗增加了一个MOS管的本征增益倍。这种结构由于减小了数字信号通过开关栅漏电容产生的毛刺，所以在DAC设计中经常被采用，图5中的电容C1引入了一个零点和一个极点，如果C0大于C1，则引入C0的零点会低于C1引入的极点，如图6中虚线所示，否则，如实线所示。两者的转化发生在。图6中的两条曲线只是C0不同，从中可以清晰地看出减小C0和C1可以极大地增加带宽，同时在开关或者电流源上叠加共源共栅管是增大电流源输出阻抗的一种有效方法。

2.3带隙基准源模块高性能的基准电流对整个芯片的性能至关重要，对于MOS管来说，阈值电压会随着温度变化而变化（高温减小，低温增大）。芯片中的基准电流是通过基准电压VREF与一个外接电阻来实现。因此先要产生一个与温度无关的基准电压。在此采用经典带隙基准电压电路来满足要求。在得到基准电压之后，再采用一个外接偏置电阻得到一个与温度无关的偏置电流如图8所示。A2是一个普通的单级运放，它与MP1、REXT组成了一个两级运放，用在负反馈中存在稳定性问题，因此用米勒补偿来保证稳定性，提高相位裕度。由于负反馈REXT上端电压等于带隙基准电压VREF，因此流过MP1和REXT的电流就为VREF／REXT，该电流就决定了MP1的栅极电压，该电压也提供给MP2的栅极，通过这样的方式产生了一个与温度无关的偏置电流IBIAS。

3仿真结果分析

使用CadenceSpectre仿真器对相位量化DAC的前级电路进行仿真（包括加法器和比较器），在90nmCMOS工艺模型下，Corner设置为：mos＝tt，temperture＝27℃，Vdd＝1．2V，在输入端输入一组频率依次为10MHz、5MHz、2．5MHz和2．5MHz的格雷码，观察输出波形。整体电路的输出如图9所示，从仿真波形可以看出，输出波形为2．5MHz差分正弦波，量化位数为4位。对基本功能仿真中的输出波形，用仿真工具进行快速傅里叶变换，计算出该输出的SFDR结果如图10所示，从频谱图中可以看出，在关注的带宽范围内，三次谐波最大，可以得出整体电路的无杂散动态范围是65dB。对于4bit的相位量化DAC而言，温度码的频率是输出信号频率的16倍，当温度码的频率为2GHz时，输出信号的频率为125MHz，仿真结果如图11所示。

4结束语

所分析的相位量化DAC中高速并串转化器模块、电流源模块和带隙基准源模块，电路结构简单，能够在2GHz时钟速率下完成串并转换和量化输出，瞬时带宽可达250MHz，达到－26dBC的无杂散动态范围。对同类产品的设计具有一定的借鉴作用，具有广阔的应用前景。

作者：邹振杰王湛陈明辉单位：中国电子科技集团公司第五十四研究所