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增量调制研究

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摘要:PCM存在带宽大、比特率高的缺点,可用增量调制(ΔM调制)代替它。介绍了增量调制的基本概念及调制原理,分析了调制不产生过载的条件,提出了用Altera的FPGA器件实现的方法。设计制作了这种调制的硬件、软件。通过SignalTapII在线调试,用示波器测试波形,结果表明硬件稳定,软件可靠,调制信号速率可达20kpbs,系统性能较好。

关键词:FPGA;ΔM调制;PCM调制;在线调试

0引言

通信系统信源可分为数字、模拟两类,数字信源一般是模拟信源经采样、量化、编码转换成数字信号传输的。数字信源可以编成如ASCII(AmericanStandardCodeforInformationInterchange),EBCDIC码(ExtendedBinaryCodedDecimalInterchangeCode)的格式,然后对其进行加密、信道编码进行传输。PCM(PulseCodeModulation)是数字通信的编码方式之一,并广泛用于数字通信系统。但是,PCM存在传输占有更大带宽的缺点,为降低传输比特率,可以采用差分脉冲调制的方法对其进行改进。将前一采样值作为预测值,当前采样值与它的差值进行编码传输。如果仅采用一位对当前值与前一值进行编码,就是增量调制(ΔM)。增量调制研究方法主要有模拟仿真法和硬件实现法。模拟仿真法是运用matlab、systemview软件对调制性能进行研究。硬件实现法主要集中在连续的模拟信号进行A/D采样,用单片机实现。增量调制与PCM相比,具有结构简单、传输比特率高、抗干扰性能强,广泛用于军用、民用部门的通信。论文在研究增量调制原理的基础上,提出了可编程逻辑器件FPGA(FieldPro-grammableGateArray)实现的方案,具有速度快,编码灵活等优点。

1原理分析

PCM调制占用更大的带宽,原因是信号的抽样值范围大,导致数字传输需要较多的编码位数。为了降低编码信号的比特率及带宽,法国工程师DeLoraine提出了一种新的差分调制方法,即增量调制(ΔM)。它是差分脉冲调制的一种特例,基本思想是对当前抽样值与预测值的差进行1比特编码。ΔM调制的工作原理可以用如图1所示框图来描述。(1)其中,mk为当前采样值,m′k为预测值。预测值m′k是预测输入m*k延时时间Ts得到。将两者之差ek量化成两个电平+σ或-σ,用二进制的“1”或“0”表示。当编码输出连续为“1”时,表明m(t)信号为连续增加的信号;当编码输出连续为“0”时,表明信号m(t)为连续递减的信号。显然需要模数转换器件和控制器来实现。根据图1的增量调制原理,可以采用一个模数转换器件和一个控制器来完成。控制器通过模数转换器获得当前模拟信号值,与过去值比较,选择端口输出。

2系统组成

2.1硬件模块

硬件模块有控制器、模数转换、数模转换。控制模块采用Altera公司的EP2C5T144C8NFPGA器件,主要完成功能:(1)控制A/D器件进行模数转换,完成增量调制编码。(2)控制D/A器件进行数模转换,完成增量调制译码。(3)产生位同步信号。A/D模块采用德州仪器TLC2543模数转换器,它属于CMOS开关电容逐次逼近型12位器件。控制输入端口有:片选、输入时钟、地址输入端。输出端口:转换完成、数据输出,相对并行器件需要的端口少得多。它具有通道多、精度高、速度快、使用灵活的特点,为设计者提供了一种高性价比的选择。TLC2543为单一5伏电源,FPGA的IO电压为3.3伏,设计TLC2543的接口电路需考虑电平转换问题。系统采用简单的解决办法,对于TLC2543的输入端口,如片选、时钟、地址命令输入应将其通过电阻上拉至5伏;输出端口可串联电阻接FPGA的IO。特别注意的是转换完成端口(EOC)一定要与FPGA相连接,并作为控制端口,否则不能达到预期目的。D/A模块选择德州仪器TLV5619数模转换器,是12位并行器件,控制端口:片选(CS)、写使能(WE)、低功耗(PD)、异步数据更新(LDAC),并行输入数据(D0-D11)。设计时需注意将模拟通道尽量缩短以防止信号的反射;数字通道与模拟通道要保持一定距离,以避免数字信号耦合到模拟通道;最后需注意器件与FPGA的连接方式,解决方式可以参考TLC2543的方案完成。系统的主控器件为Altera的CycloneII型FP-GA,设计电路时输入时钟和复位要使用全局时钟管脚;设计下载口采用JTAG方式,主动配置则可有可无。为保证正常下载程序,FPGA的特殊管脚nCongfig、nConfig-Done、nStatus、TDO、TMS需上拉至3.3伏;TCK、nCE则下拉至地;MSEL0、MSEL1接地;IO电源、内核电源、锁相环电源必须用0.1uF电容去耦。

2.2软件模块

软件编程语言为VHDL,程序设计方法为有限状态机进程,包括分频进程、ΔM编码进程和ΔM译码进程。编码进程严格遵循TLC2543的时序,即16个时钟传输,传输的高位在前、片选为低电平;译码进程参照TLV5619的时序。TLC2543的技术指标表明,它的输入时钟最大值为4.1MHz,TLV5619的数字输入时钟频率相对高很多,因此,分频进程输出的时钟不能高于TLC2543的最大值。分频进程采用计数方法,并将分频时钟作为编码进程的输入时钟。ΔM编码进程采用单一进程的有限状态机,设定了两个状态变量ADC_state和Delta_state,前者实现模数转换,后者实现ΔM编码信号的输出。ADC_state共有5个状态,实现功能为选择输入地址、转换方式以及读取本次转换数据,它们都是在EOC=“1”时完成状态转移的。Delta_state也有5个状态,是在EOC=“0”情况下完成状态转移。将转换完成的数据从寄存器中读出与先前的数据对比,决定编码输出的电平。随着Delta_state状态改变,FPGA将增量调制信号和位同步信号在FPGA的固定管脚输出。ADC_state分五个状态,主要完成的工作如下:状态0:片选TLC2543_CS、时钟TLC2543_CLK赋初值“0”;TLC2543_INPUT输入16位地址指令“0000110000000000”,前4位“0000”表示选择通道0。“11”选择输出16位,接下的“00”表示高位在前,输出单极性信号,后8位“00000000”无实际意义。

设置变量INDEX:=15对16位命令串行计数,16位命令在时钟作用下串行输出至TLC2543的地址输入端。Delta_state赋值“0”,ADC_state:=“1”,下一个的时钟上升沿来时程序跳转至状态1。状态1:此处仅有一条语句:ADC_state:=2,其作用是跳到状态2。状态2:将INDEX减1计数,TLC2543_CLK<=“0”。当16位指令串行发送完毕跳到状态4,否则跳到状态3。状态3:TLC2543_CLK<=“1”,把转换完成的数据读1位放到FPGA的寄存器,再跳到状态2。状态4:TLC2543_CLK<=“1”,读模数转换寄存器中的最后1位,并赋延时数,跳到状态5。状态5:延时10个时钟,完成后跳到状态0。Delta_state也分为5个状态,状态0,输出位同步信号“0”,跳到状态1。状态1将本次采样值与上次采样值比较并编码,跳到状态2,位同步信号输出“1”。状态2,3,4仅仅改变状态。状态5,输出位同步低电平,状态变量不做改变,从而达到采样一次输出一个增量编码的效果。ΔM译码进程同样为单一进程的有限状态机,分成5个状态,设置DAC_state变量。系统复位时,状态变量赋值“0”,片选端TLV5619_CS<=“1”,写使能端TLV5619_WE<=“1”,异步数据更新TLV5619_LDAC<=“1”。各状态完成的工作如下:状态0,片选端TLV5619_CS<=“0”,选中数模转换器跳到状态1。状态1,写使能端TLV5619_WE<=“0”,根据输入编码求输出数据,跳到状态2。状态2,根据编码值求出12位数据并行输出,跳到状态3。状态3,写使能端TLV5619_WE<=“1”,跳到状态4。状态4,异步数据更新TLV5619_LDAC<=“0”跳到状态5。状态5,片选端TLV5619_CS<=“1”,TLV5619_LDAC<=“1”,跳到状态0。

3测试结果

3.1SignalTapII测试结果

随着微电子技术、封装技术的发展,传统的探针法测试系统功能越来越困难,嵌入式逻辑分析仪能提供高效的解决方案。Altera公司的SignalTapII硬件调试工具利用FPGA的内部资源,可在片上直接调试系统,为FPGA的程序调试提供了极大方便。QuartusII软件通过边界扫描可以捕获和显示信号,并通过JTAG口送SignalTapII逻辑分析仪,为调试者提供实时数据来观察程序运行是否正确。TLC2543进行模数转换,器件的接口为串行接口,存在控制端口多,输入有片选端、时钟输入端、地址命令输入端。采样时序有8时钟、12时钟、16时钟的,用VHDL编写数据转换程序复杂。如果不符合预定时序,则不能正确获得数据。为了保证程序能正确操作TLC2543,在系统硬件调试时采用了SignalTapII工具,调试步骤如下:

(1)创建STP文件,在File菜单或Tools菜单下新建一个SignalTap文件。

(2)在SignalTap的Setup标签页中将要观察的节点或总线添加至列表。

(3)设置逻辑分析仪的采样时钟,它决定了显示信号的分辨率,可采用全局输入时钟作为触发信号。根据FPGA芯片设置采样深度为2k。设置触发类型为上升沿触发,最后选择触发级数为10级。

(4)完成上述设置后重新编译程序;设置编程硬件(注意用JTAG口),选择目标器件,要把逻辑分析仪的编程文件(.sof)下载至FPGA芯片。

(5)查看采样数据。单击运行逻辑分析仪,当设置的触发条件满足时,SignalTap逻辑分析仪开始捕获数据,根据数据分析是否与预期信号是否一致,从而判断程序是否存在问题。

硬件系统中的模数转换程序实现的困难最大,为了测试系统是否采集到信号,采用SignalTap逻辑分析仪对编码信源调试。将器件的相关端口添加至文件,按照上述5步调试步骤得到图4波形。TLC2543_CLK为转换时钟,TLC2543_CS为片选、TLC2543_EOC为转换完成端口、TLC2543_OUT-PUT为地址命令输出端、TLC2543_INPUT为转换完成的数据输入端。转换时钟为16个,地址命令端输出16位命令来选择转换通道、输出数据位数、位序、极性等功能,同时数据输入端读出上一次转换完成的数据。在转换完成端为高电平、片选为低电平的情况下,TLC2543_OUTPUT输入地址命令到TLC2543。其中前4个时钟TLC2543_OUTPUT输出低电平,说明下次AD转换是通道0。第4个时钟下降沿,TLC2543_OUTPUT连续输出两个高电平,对应的功能是16位数据输出,后续10个时钟TLC2543_OUTPUT输出全部为“0”,其中第一个“0”为高位在前,后一个“0”为输出数据位单极性。TLC2543_EOC为低电平,表示转换中,程序设计时采用延时等待,它与片选端变高相差不大,说明延时比较精确。判断是否采集到数据,将模拟信号的输入端接正弦信号,观察TLC2543_INPUT是否变化,如果一直不变则说明未采样到数据,此时需修改硬件程序。图4的波形满足TLC2543的时序要求,并且采样的数据输入端口一直在变化,因此可以判定程序没有问题。

模数转换程序调试通过后,再进行ΔM调制编码输出功能的调试,也就是编码和同步时钟输出。图5中的Delta_clk为同步时钟,Delta_OUT为增量调制的编码输出。当前采样值从TLC2543中读出后便与前一采样值进行对比,当前值大于前值输出高电平,否则输出低电平。图5的同步时钟是在TLC2543_CLK时钟的下降沿输出,输出的编码在同步的上升沿输出且保持到下一同步信号。上述情况说明输出的编码信号和位同步信号都没有问题。

3.2硬件测试结果

为了测试增量调制系统编码、译码是否正确,采用的测试方法为:将正弦信号、三角信号、方波、锯齿波输入系统,观察编码信号与同步信号、编码信号与输入信号、编码输入信号与译码输出信号是否符合增量调制编码、译码的规律。为检测同步信号与编码信号关系是否一致,用数字示波器得到输入为正弦信号的输出波形对比图,如图6所示。图6中上部的图形为编码信号,下部为同步时钟。同步时钟分布均匀,说明编码是等间的。正弦信号一边是增加的一边是减少,图6的编码信号为高、低电平交错,这种现象符合正弦信号的编码规律。对比了正弦信号、三角信号、方波信号的输入和译码输出信号,增量调制的优点是无需帧同步信号、只要位同步即可。为了说明解调译码没有问题,这里给出了三角信号的对比图,见图7。图中的上半部分为输入的模拟信号,下半部分为译码输出信号,两者只是在输出幅度上有差别。实验结果表明输入信号在0-3.3伏,频率在小于20kHz的条件下能正确译码。

4结论

本文设计的增量调制系统,用FPGA技术控制模数转换、数模转换器件,实现的调制信号传输速率可达20kpbs,电压范围0—3.3伏,且译码正确无误。探讨了以FPGA为核心的硬件设计要领,并给出了增量调制程序编制的思想。若要提高系统的速率,可选择转换速度更快的模数转换器件。设计系统充分利用了FPGA的丰富资源,设计的系统灵活性、可靠性较好。调试采用SignalTap工具,为复杂的可编程系统提供了参考。测试结果表明电路稳定、抗干扰性能强,软件运行可靠,该系统可广泛应用于其它通信设备及教学。

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作者:谭家杰 单位:衡阳师范学院

衡阳师范学院学报责任编辑:冯紫嫣    阅读:人次
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